0总线进行接口封装的，需要用户对AXI总线基础知识有所了解更优。但是各个模块的接口信号需要自己去连接，太繁琐且容易出错，不如图形化设计方便。主机端与FPGA设备端通过BAR方式，进行寄存器的读写功能；PORTA_0端口操作，模块时钟选择的为axi_clk总线时钟。
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